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分频器VHDL描述
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。-in digital circuits, the need for regular high frequency clock operating frequency for hours, a lower frequency of the clock signal. We know that the hardware circuit design clock signal i
占空比1：1的通用分频模块
- 用vhdl实现占空比1：1的通用分频模块，非常实用，欢迎大家下载-use VHDL to achieve the common 1:1-frequency module, a very practical and you are welcome to download
分频器FENPIN1
- EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time - with a counter by the external input is required when the sub-frequency functions. Frequency Divider
5分频、移相VHDL程序
- 有两端VHDL程序，5分频的和分频移相的，希望大家用的上
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
CPLD任意分频输出 VHDL
- CPLD任意分频输出 VHDL,调试通过
分频器VHDL代码
- 用VHDL硬件描述语言实现分频，修改代码中的参数即可实现
分频器VHDL语言讲解.doc
- 分频器VHDL语言讲解
motorcontrol(vhdl).rar
- 基于FPGA的直电机伺服系统的设计的代码，VHDL语言。包括前馈控制，AD1674控制模块，ADC0809控制模块，前馈控制模块，分频模块等。,FPGA-based servo system direct the design of the electrical code, VHDL language. Including feed-forward control, AD1674 control module, ADC0809 control module, feed-forward contr
vhdl
- VHDL 的一个流水灯程序 开发平台Quartusii 使用的延时方法为分频思想
50M
- verilog 语言写的分频模块，实现用50Mhz的时钟频率分出1hz的频率，也就是一秒的频率-verilog language sub-frequency module, using the 50Mhz clock frequency 1hz separation, that is, the frequency of second
f50k
- VHDL产生时钟50分频程序，供初学者参考-VHDL generated clock frequency of 50 procedures, the reference for beginners
fenping
- 介绍了各种分频器的设计，VHDL描述。包括偶数分频器，奇数分频器，办整数分频器-Introduce the design of a variety of crossovers, VHDL descr iption. Including even-numbered divider, prescaler odd, do integer divider
fq_div
- 一种实现任意整数分频的ＶＨＤＬ源代码，已经经过调试-Achieve an arbitrary integer divider of the VHDL source code, has been testing
division
- 分别用分频比交错法及累加器分频法完成非整数分频器设计。-Points were staggered method and frequency than the frequency accumulator law to complete the design of non-integer divider.
integerdivider
- 一个任意整数分频程序,采用VHDL语言编写，编译通过-An arbitrary integer frequency procedure for the VHDL language, the compiler through
cysteter
- 分频器，可以求出1--100000000Hz的所有的频率，基于xilinx公司的SPARTAN-3E板子。-Based on SPARTAN-3E of xilinx, using ISE and VHDL, i developed the cysteter.
FRECHANGE
- 基于vhdl的分频器程序。可以将50mhz的频率分为1hz(clk divice program base on fpga)
fp
- 通过quartus2软件使用VHDL语言将输入频率分频的程序(divide the frequency)
vhdl分频器（参数可选）
- 用vhdl语言写的分频器，更改几个参数就可实现任意频率分频。